Deskripsi
Pesan galat ini terjadi saat menggunakan :
- Altera QDRII dan QDRII SRAM Controller dengan UniPHY IP
- Interfacing ke komponen QDRII dengan latensi baca 2
Karena struktur internal elemen IO Arria® II GX, Stratix® III dan Stratix perangkat IV, koneksi sinyal CQ dan CQn harus ditukar ketika melakukan interfacing ke komponen SRAM QDRII dengan latensi baca 2.
Hubungkan clock baca:
- Pin CQ komponen SRAM QDRII -> FPGA pin CQn (ditandai Qbar dalam pin planner)
- Pin CQn komponen SRAM QDRII -> FPGA pin DQS (ditandai S dalam perencana pin)
Untuk perangkat SRAM QDR II atau QDR II dengan latensi baca 1,5 atau 2,5 siklus, hubungkan CQ ke pin DQS (S di Quartus II Pin Planner), dan pin CQn ke CQn (Qbar di Pin Planner Quartus II).