ID Artikel: 000078045 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 12/09/2012

Bagaimana cara memastikan perilaku yang konsisten antara Avalon-MM dan Avalon-ST PCIE HIP dalam rangkaian perangkat V Stratix?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Untuk rangkaian perangkat V Stratix®, untuk memastikan perilaku konsisten antara Avalon®-MM dan AVALON-ST PCI Express® Hard IP, 3 parameter perlu diubah dari pembungkus Avalon-MM agar sesuai dengan nilai bawaan dalam pembungkus Avalon-ST.

    Resolusi

    Dalam file altpcie_sv_hip_avmm_hwtcl.v, cari definisi parameter berikut di dekat bagian atas file (sekitar baris 37 dan 148) dan buat perubahan yang diidentifikasi:

       deskew_comma_hwtcl parameter = "skp_eieos_deskw",
       rx_cdc_almost_full_hwtcl parameter = 6,
       parameter tx_cdc_almost_full_hwtcl = 6,

    Ubah ke:

       deskew_comma_hwtcl parameter = "com_deskw",
       rx_cdc_almost_full_hwtcl parameter = 12,
       tx_cdc_almost_full_hwtcl parameter = 11,

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Stratix® V GT FPGA
    Stratix® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.