Masalah 57356, versi 9.0
Bagian Kalibrasi PLL DPA memiliki referensi terpisah untuk Arria® II GX dan perangkat Arria II GZ. Semua informasi terkait dengan kalibrasi PLL DPA berlaku untuk kedua varian rangkaian perangkat Arria II. Referensi individu untuk perangkat "Arria II GX" dan "Arria II GZ" hanya akan diganti dengan perangkat "Arria II" dalam versi dokumen di masa depan
388158 masalah, versi 8.0
Tabel 2-2 memiliki kesalahan ketik pada deskripsi untuk Output Register. Teks "Source Multiply" yang berani sebaiknya diucapkan "Source Multicycle".
Deskripsi untuk Output Register tidak lengkap. Berikut ini menguraikan opsi Keluaran Register:
Ketika opsi ini aktif, keluaran penerima didaftarkan oleh sinyal rx_outclock dalam mode non-DPA dan dalam mode DPA. Output penerima terdaftar oleh sinyal rx_divfwdclk dalam mode Soft-CDR.
Matikan opsi ini jika Anda tidak ingin mendaftarkan keluaran penerima dengan register yang dihasilkan otomatis. Dalam mode ini, Anda harus mendaftarkan keluaran penerima dalam logika desain Anda. Untuk perangkat Stratix® II dan Arria® GX, Anda juga harus menentukan penugasan Multicycle Sumber dari penerima ke register output dengan nilai yang setara dengan faktor deserialisasi. Untuk keluarga lain, tugas ini dibuat secara otomatis.