PHY Clock Tree Tidak Didorong oleh Penghitung Output PLL yang Optimal

Masalah ini memengaruhi DDR2 dan DDR3, LPDDR2, QDR II, dan RLDRAM Produk II.

Antarmuka memori eksternal yang menargetkan perangkat Arria V, yang Pohon clock PHY tidak didorong oleh counter 0-3 atau counter 14-17 mei gagal memenuhi waktu.

Solusi untuk masalah ini adalah menggunakan penugasan QSF untuk batasi penghitung keluaran PLL, sebagai berikut:

lokasi counter set_location_assignment -ke

Untuk menemukan lokasi penghitung dan sinyal output ikuti Langkah:

1. Kompilasi desain dalam perangkat lunak Quartus II.
2. Temukan PLL menggunakan Find atau Netlist Alat navigator di Penampil RTL.
3. Buka desain di Penampil RTL.
4. Klik kanan instans yang diperlukan GENERIC_PLL dan pilih Cari di Chip Planner dari menu Cari .
5. Chip Planner menampilkan penghitung keluaran PLL di mana instans PLL generik ditempatkan. Pilih penghitung keluaran PLL ke lihat properti, mode, dan nilainya di jendela Properti Node .
6. PLL output signal adalah nilai untuk seluruhnya properti nama, dan nilai untuk properti lokasi adalah PLL lokasi counter untuk penghitung yang saat ini digunakan. Temukan yang diinginkan Lokasi penghitung PLL. Clock PHY harus didorong oleh penghitung 0-3 atau 14-17, yang selalu menjadi empat atau empat besar counter di floorplan, tergantung pada orientasi FFPLL. Hanya satu dari dua counter dapat mendorong setiap input pohon clock PHY:

Untuk performa terbaik, clock PHY harus didorong oleh salah satu counter 0-3 atau counter 14-17. Anda mungkin harus mengubah pilihan elemen dari FFPLL_* hingga PLLOUTPUTCOUNTER_* ke lihat lokasi penghitung PLL untuk setiap konter.

Berikut ini menggambarkan contoh penetapan QSF:

set_location_assignment PLLOUTPUTCOUNTER_X81_Y91_N1 -to qdrii_example|dut_if0:if0|dut_if0_pll0:pll0|pll_mem_phy_clk �

Masalah ini akan diperbaiki di versi mendatang.