ID Artikel: 000078140 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/06/2014

Mengapa port pll_powerdown Transceiver perangkat V Intel® Stratix® Inti IP PHY Asli tidak dihapus ketika saya mengaktifkan opsi Gunakan PLL TX eksternal?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II, Stratix® port pll_powerdown Transceiver perangkat V Transceiver Native PHY IP Core tidak dihapus ketika opsi "Gunakan TX PLL eksternal" diaktifkan. Port pll_powerdown ini tidak terhubung ke submodule apa pun, dan Anda dapat menghubungkannya ke '0' dalam desain Anda.

    Resolusi

    Port pll_powerdown ini tidak terhubung ke submodule apa pun, dan Anda dapat menghubungkannya ke '0' dalam desain Anda.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.