ID Artikel: 000078182 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2014

13.0 Quartus II Simulasi NativeLink gagal pada perangkat Stratix V saat Generate Value Change Dump (VCD) dipilih

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Dalam rilis perangkat lunak 13.0 Quartus® II, simulasi NativeLink untuk perangkat Stratix® V tidak mengizinkan Value Change Dump (VCD), tetapi opsi ini dapat dipilih di bawah jendela Pengaturan Alat EDA > Simulasi . Jika Anda memilih skrip file Generate Value Change Dump (VCD) dan Kompilasi uji bench, NativeLink menghasilkan file .do dengan ekstensi _run_msim_gate_verilog.do. Berkas ini berisi _dump_all_vcd_nodes.tcl yang mana menyebabkan gagalnya simulasi. Tidak ada galat atau pesan peringatan untuk melaporkan galat.

    Resolusi

    Masalah ini diperbaiki dalam rilis perangkat lunak 13.0 Quartus® II paket layanan 1.

    Untuk mengkompile desain Anda, jangan pilih Hasilkan Nilai Ubah skrip file Dump (VCD), atau hapus _dump_all_vcd_nodes.tcl berkas dari _run_msim_gate_verilog.do.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.