ID Artikel: 000078187 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa saya melihat perilaku yang tidak terduga pada output rx_pll_locked transiver Stratix IV GX ketika CDR dikonfigurasi dalam mode Lock- to-Data (LTD)?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Ketika CDR transceiver Stratix® IV dikonfigurasi dalam mode Lock-to-Data (LTD), PFD tidak aktif dan rx_pll_locked toggle sinyal secara acak sehingga tidak memiliki signifikansi.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Stratix® IV FPGA
Stratix® IV GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.