ID Artikel: 000078192 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/08/2012

Mengapa saya mendapatkan pelanggaran waktu periode minimum dalam DDR3 SDRAM Controller berbasis UniPHY pada perangkat Stratix® V?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat pelanggaran periode minimum pada alamat atau jalur data perintah dalam perangkat lunak Quartus® II versi 11.1SP2 dan sebelumnya jika desain antarmuka memori SDRAM DDR3 berbasis UniPHY dalam perangkat Stratix® V digabungkan dengan logika pengguna yang telah mengemas register di periferfer.

    Resolusi

    Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus® II versi 12.0.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Stratix® V GT FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.