ID Artikel: 000078240 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 16/03/2021

Mengapa E-Tile tidak dapat melakukan konfigurasi ulang dinamis dari laju data rendah ke kecepatan data yang tinggi, ketika desain dimulai pada kecepatan data yang rendah?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Transceiver PHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah dengan E-Tile Transceiver Native PHY IP, rekonfigurasi dinamis dari laju data rendah hingga laju data tinggi gagal, ketika desain dimulai pada kecepatan data yang rendah.

Misalnya, tidak memungkinkan konfigurasi ulang dinamis dari PMA-direct 2,4576 Gbps (kecepatan transfer 20-bit, 122,88 MHz) ke kecepatan data yang lebih tinggi sebesar 24,33024 Gbps dengan PCS dan FEC (kecepatan transfer 32-bit, 760,32 MHz).

Resolusi

Untuk Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 20.4 dan sebelumnya, desain perlu dimulai pada tingkat tinggi terlebih dahulu dan kemudian secara dinamis mengonfigurasi ulang ke tingkat apa pun.

Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Edisi Prime Pro versi 21.2.

Produk Terkait

Artikel ini berlaku untuk 4 produk

Intel® Stratix® 10 DX FPGA
FPGA dan SoC FPGA Intel® Agilex™ Seri F
Intel® Stratix® 10 MX FPGA
Intel® Stratix® 10 TX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.