ID Artikel: 000078242 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 26/06/2018

Mengapa simulasi L-Tile atau H-Tile transceiver PHY RTL perangkat Stratix® 10 saya macet dalam status reset?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    L-Tile H-Tile Transceiver Native PHY Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Simulasi PHY RTL transceiver L-Tile atau H-Tile perangkat Stratix® 10 Anda mungkin macet dalam status reset jika Anda belum menerapkan pulsa Power On Reset (POR) ke sinyal reconfig_reset antarmuka konfigurasi ulang Avalon Memory Mapped (AVMM).

Resolusi

Untuk mengatasi masalah ini, Anda dapat menerapkan pulsa siklus dua reconfig_clk sinyal reconfig_reset pada awal simulasi RTL Anda.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Perangkat yang Dapat Diprogram Intel®

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.