ID Artikel: 000078290 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/06/2014

Apakah ada masalah yang diketahui saat memilih frekuensi Input REFCLK di PHY Latensi Rendah untuk saluran Stratix® V GT FPGA?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ya, karena bug di editor parameter Low Latency PHY, Anda dapat memilih frekuensi REFCLK ilegal untuk perangkat Stratix® V GT. Frekuensi REFCLK yang valid berdasarkan rasio pembagi laju data sebesar 16 atau 20 dan juga harus mempertimbangkan pin F(maks) perangkat REFCLK.

Misalnya, kecepatan data 25 Gbps akan menghasilkan REFCLK 781,25 MHz atau 625 MHz. Karena Fin(maks) pin REFCLK adalah 717 MHz, satu-satunya frekuensi REFCLK yang valid adalah 625 MHz.

Resolusi

Masalah ini telah diperbaiki pada perangkat lunak Quartus® II versi 13.0.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Stratix® V GT FPGA
Stratix® V FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.