ID Artikel: 000078427 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Apakah perangkat Intel® Cyclone® IV GX mendukung dukungan clock referensi akhir tunggal di IO Bank 3B dan 8B?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Pin positif REFCLK/DIFFCLK satu ujung dari bank 3B atau bank 8B tidak dapat dialihkan ke inti FPGA. Ini karena tidak ada jalur perutean antara pin clock dan inti FPGA. Anda akan melihat galat yang lebih bugar dari perangkat lunak Quartus® II jika penetapan pin di atas ditambahkan ke desain.

 

 

 

 

Resolusi

Pin positif REFCLK/DIFFCLK berujung tunggal hanya dapat dialihkan ke MPLL5, MPLL6, MPLL7, dan MPLL8 ketika PLL ini digunakan untuk aplikasi non-transiver.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Cyclone® IV GX FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.