ID Artikel: 000078453 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa Stratix V PLL saya salah simulasi saat menggunakan model yang dibuat dalam perangkat lunak Quartus II versi 11.1sp2 atau sebelumnya?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II versi 11.1 SP2 dan sebelumnya, model simulasi Stratix® V PLL yang salah dapat menyebabkan frekuensi output PLL menunjukkan nilai frekuensi output yang lebih tinggi dari yang diharapkan jika Anda memiliki dua atau lebih megafungsi Altera_PLL independen di testbench Anda.

    Resolusi

    Masalah ini telah diperbaiki dimulai dengan perangkat lunak Quartus II versi 12.0.

    Produk Terkait

    Artikel ini berlaku untuk 4 produk

    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.