ID Artikel: 000078481 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/08/2014

Mengapa parameter PLL fraksional (fPLL) tidak dapat diubah menggunakan Editor Properti Sumber Daya atau Perencana Chip saat menargetkan perangkat Stratix® V, Arria® V, atau Cyclone® V?

Lingkungan

  • Perangkat Lunak Intel® Quartus® II
  • Arria® V Transceiver PLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Tidak mungkin mengedit parameter fPLL menggunakan Resource Property Editor atau Chip Planner dalam perangkat lunak Quartus® II saat mendesain dengan perangkat Stratix® V, Arria® V, atau Cyclone® V.

    Resolusi

    Manfaatkan fitur Konfigurasi Ulang PLL untuk memperbarui parameter fPLL secara dinamis.

    Untuk detail lebih lanjut, lihat AN661: Menerapkan Konfigurasi Ulang PLL Fraksional dengan Megafungsi Rekonfigurasi PLL Altera PLL Altera (PDF)

    Produk Terkait

    Artikel ini berlaku untuk 11 produk

    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.