ID Artikel: 000078551 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 12/10/2011

Galat perangkat lunak Cadence NC-Sim: ncelab: *F,GENPAR: VHDL generik ALTERA_MULT_ADD. ACCUM_DIRECTION (./cplxmult.vhd: line 65, posisi 16) dan parameter verilog yang overridden altera_mult_add.extra_latency (/tools/acdskit/11.0/140/linux64...

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Simulasi
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Dalam perangkat lunak Cadence NC-Sim, jika Anda mencoba untuk melakukan, menggunakan altera_lnsim.sv, simulasi RTL dari desain VHDL yang berisi megafungsi ALTMULT_ADD, perangkat lunak NC-Sim mengeluarkan galat berikut:

    Galat perangkat lunak Cadence NC-Sim: ncelab:*F,GENPAR: VHDL generik ALTERA_MULT_ADD. ACCUM_DIRECTION (./cplxmult.vhd:line 65, position 16) dan parameter verilog yang diganti altera_mult_add.extra_latency (/tools/acdskit/11.0/140/linux64/quartus/eda/sim_lib/altera_lnsim.sv:line 3631, posisi 23) tidak kompatibel dengan tipe.

    Resolusi

    Untuk mencegah kesalahan, gunakan -namemap_mixgen opsi dengan perintah ncelab.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.