Deskripsi
Ketika antarmuka memori eksternal dengan UniPHY diimplementasikan dengan penundaan sate board manual, peringatan berikut di alat TimeQuest Timing Analyzer mungkin muncul.
Critical Warning: DDR Timing requirements not met
Warning: Write Leveling tDQSS (Slow 900mV 0C Model)
Warning: Write Leveling tDSS/tDSH (Slow 900mV 0C Model)Parameter waktu tDQSS, tDSS, dan tDSH dikaitkan dengan tingkatan tulis, yang merupakan persyaratan JEDEC untuk perangkat memori (hubungan antara DQS dan CK pada setiap perangkat). Jalur ini berada di luar FPGA dan tidak dapat dianalisis sepenuhnya oleh alat TimeQuest Timing Analyzer. Analisis dilakukan melalui perhitungan dalam skrip report_ddr berdasarkan penundaan sate board.
Resolusi
Untuk mengatasi masalah ini, periksa kembali semua pengaturan board skew di GUI MegaWizard atau Qsys untuk memastikan semua parameter mematuhi panduan tata letak yang direkomendasikan Altera.