ID Artikel: 000078606 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 12/01/2015

Kesalahan (10228): Kesalahan Verilog HDL pada lvds_rx_lvds_rx.v(49): modul "lvds_rx_accum" tidak dapat dinyatakan lebih dari sekali

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin melihat kesalahan ini di perangkat lunak Quartus® II versi 13.1 dan yang lebih baru saat menerapkan IP ALTLVDS_RX dengan Altera_PLL eksternal dan Dynamic Phase Alignment (DPA) yang diaktifkan dengan lebih dari dua saluran di perangkat Arria® V.

    Resolusi

    Untuk mengatasinya, pertama, selesaikan langkah-langkah untuk menerapkan ALTLVDS_RX dan ALTLVDS_TX dengan mode PLL eksternal seperti yang dijelaskan dalam solusi terkait.

    Kemudian, setelah menjalankan Analysis and Synthesis pada software Quartus II, salin modul lvds_rx_lvds_rx dari konten file db/lvds_rx_lvds_rx.v ke dalam file lvds_rx.v.
    Ini akan menambahkan modul lvds_rx_lvds_rx ke dalam file lvds_rx.v.

    Pastikan semua kemunculan rx_dpaclock adalah 8 bit dan semua koneksi rx_dpaclock sudah benar.

    Sebagai contoh,
    .dpaclkin(rx_dpaclock),
    Melainkan:
    .dpaclkin({8{rx_dpaclock}}),

    Artikel terkait

    Produk Terkait

    Artikel ini berlaku untuk 6 produk

    Arria® V FPGA dan SoC FPGA
    Arria® V GT FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.