ID Artikel: 000078610 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/01/2013

Kesalahan Kompilasi Modelsim dengan File Output Verilog yang Dihasilkan di Cyclone V

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Kesalahan kompilasi ketika modelsim dikompilasi dengan yang dihasilkan berkas keluaran verilog (.vo). Pesan galat: #** Error: (vsim-10000) ipfs_vo/t_RT_471_1of1.vo(4614): Referensi defparam yang belum terungkap 'kanal' di ni0OO1.channels" ditampilkan.

Masalah ini memengaruhi versi 12.1sp1 pada Cyclone V.

Resolusi

Buka berkas verilog (.vo) dan cari kontrol altera_xcvr_reset Blok. Konversi semua nama parameter di bawah defparam ke huruf besar (misalnya, saluran - KANAL).

Masalah ini diperbaiki pada 13.0.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Cyclone® V FPGA dan SoC FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.