Masalah Kritis
Simulasi VHDL gagal untuk contoh desain yang dijelaskan dalam Memulai dengan Arria V Hard IP untuk PCI Express bab Arria V Hard IP untuk Panduan Pengguna PCI Express dan untuk "Memulai dengan Stratix V Hard IP untuk PCI Express" bab Stratix V Hard IP untuk Panduan Pengguna PCI Express.
Masalah ini diperbaiki pada PCI Express IP versi 12.0 Core.