ID Artikel: 000078685 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/11/2017

Spectra-Q Timing Analyzer Mungkin Salah Menerapkan Derasi Penentuan Waktu pada Desain dengan set_timing_derate Penargetan Blok dengan Periode Minimum atau Batas Lebar Pulsa

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Intel® Quartus® Prime Edisi Standard
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Untuk Arria® 10 dan Cyclone® 10 desain, Jika Anda menerapkan set_timing_derate perintah Tcl ke blok dengan batas jangka waktu minimum atau lebar denyut nadi minimum, Spectra-Q TimeQuest mungkin salah menerapkan derasi waktu pada desain Anda.

    Masalah ini memengaruhi perangkat lunak Quartus® Prime Edisi Standar dan perangkat lunak Quartus Prime Edisi Pro.

    Resolusi

    Jalankan Spectra-Q Timing Analyzer dengan force_dat opsi:

    • Jalankan quartus_sta -force_dat dari baris perintah.
    • Jalankan create_timing_netlist -force_dat dari Spectra-Q TimeQuest GUI.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Arria® 10 FPGA dan SoC FPGA
    Intel® Cyclone® 10 GX FPGA
    Intel® Cyclone® 10 FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.