ID Artikel: 000078697 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/06/2014

Mengapa ada sedikit kesalahan ketika saya melakukan simulasi RTL dari loopback serial eksternal pada perangkat transiver Stratix V dan Arria V?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda mungkin melihat bit error saat melakukan simulasi RTL dari loopback serial eksternal perangkat transiver Stratix® V dan Arria® V karena resolusi Mentor Graphics Modelsim® dan masalah pembulatan.

Resolusi

Untuk mengatasi masalah ini, Anda harus mengatur presisi simulasi ke fs.

Produk Terkait

Artikel ini berlaku untuk 7 produk

Stratix® V GX FPGA
Arria® V GT FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.