ID Artikel: 000078779 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa saluran transiver Stratix II GX saya berjalan pada kecepatan data yang salah jika dikonfigurasi ke mode protokol SONET OC12?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ketika Anda mengonfigurasi saluran transiver Stratix® II GX dalam protokol SONET OC12 dengan input clock 155,52 MHz dari pin refclk khusus, perangkat lunak Quartus® II tidak menginteksi pra-pembagi refclk yang diperlukan untuk menjalankan saluran di kecepatan data SONET OC12 (622 Mbps). Karena pre-divider refclk tidak instan, saluran SONET OC12 berjalan dengan kecepatan data dua kali lipat (1244 Mbps).

Masalah ini hanya ada di versi perangkat lunak Quartus II 7.0, 7.1, dan 7.1 SP1, dan telah diperbaiki dimulai dengan perangkat lunak Quartus II versi 7.2 .

Ada dua metode untuk mengatasi masalah ini dalam versi perangkat lunak Quartus II 7.0, 7.1, dan 7.1 SP1, tergantung pada desainnya. Penanganan masalah 1 adalah untuk desain yang menggunakan saluran dinamis dan fitur konfigurasi ulang TXPLL (diaktifkan oleh opsi Aktifkan saluran dan konfigurasi ulang TX PLL di plug-in MegaWizard® ALT2GXB). Penanganan masalah 2 adalah untuk desain yang menggunakan rekonfigurasi saluran dinamis (diaktifkan oleh opsi Clock referensi alternatif pada halaman Konfigurasi ulang plug-in MegaWizard ALT2GXB) atau tidak menggunakan rekonfigurasi dinamis apa pun.

Penanganan masalah 1 - Untuk desain yang menggunakan saluran dinamis dan fitur konfigurasi ulang TXPLL dalam versi perangkat lunak Quartus II 7.0, 7.1, dan 7.1 SP1.

Dalam file pembungkus yang dihasilkan MegaWizard untuk instans alt2gxb protokol SONET OC12, modifikasi enable_pll_inclk<x>_divider parameter (di mana x adalah 0,1,2,3 atau 4), trueuntuk input clock terkait yang terhubung ke pin refclk yang menyediakan frekuensi clock 155,52 MHz. Misalnya, jika input clock 1 di instans SONET OC12 ALT2GXB MegaWizard terhubung ke pin refclk yang menyediakan clock 155,52 MHz, atur enable_pll_inclk1_divider ke true. Perubahan ini memungkinkan perangkat lunak Quartus II membuat pre-divider refclk untuk input clock1 saat Anda mengkompile instans alt2gxb yang dimodifikasi.

enable_pll_inclk<x>_divider Ubah parameter menjadi true dalam file wrapper alt2gxb yang dihasilkan MegaWizard untuk semua instans yang terhubung ke input clock 155,52 MHz yang sama. Misalnya, jika port input clock2 dari instans alt2gxb lainnya terhubung ke pin refclk yang menyediakan 155,52 MHz, ubah enable_pll_inclk2_divider ke true dalam file pembungkus terkait.

Setelah Anda membuat modifikasi di atas, regenerasi Berkas Inisialisasi Memori (. mif) untuk semua instans yang dimodifikasi.

Untuk menyimulasikan desain, hasilkan berkas simulasi model transiver (.vo untuk Verilog HDL, .vho untuk VHDL) dengan Quartus II EDA Netlist Writer alih-alih menggunakan plug-in Alt2gxb MegaWizard. Anda harus menggunakan EDA Netlist Writer karena model simulasi fungsi yang dihasilkan oleh plug-in Alt2gxb MegaWizard tidak termasuk enable_pll_inclk_divider parameter. EDA Netlist Writer menciptakan pre-divider refclk dalam file model simulasi (.vo atau .vho). Gunakan langkah-langkah berikut untuk menghasilkan berkas model simulasi:

  1. Pada menu Tugas, pilih Pengaturan.
  2. Di bawah Pengaturan Alat EDA, pilih Simulasi.
  3. Pilih nama Alat untuk alat simulasi pihak ketiga Anda.
  4. Dalam daftar Format untuk netlist output , pilih VHDL atau Verilog berdasarkan persyaratan Anda.
  5. Di bidang Direktori Output , tentukan direktori untuk berkas .vo atau .vho.
  6. Klik Pengaturan Lainnya dan atur Generate netlist hanya untuk simulasi fungsi ke Aktif saja.
  7. Kompilasi modul tingkat atas desain Anda yang berisi alt2gxb dan instans alt2gxb_reconfig.
  8. Catatan: Anda harus menghubungkan reconfig_fromgxb port antara reconfig_togxb alt2gxb dan instans alt2gxb_reconfig. Jika tidak, perangkat lunak Quartus II menghapus port ini, dan file model simulasi .vo atau .vho yang dihasilkan tidak berfungsi seperti yang diharapkan.

Penanganan masalah 2 - Untuk desain yang menggunakan konfigurasi ulang saluran dinamis atau tidak menggunakan konfigurasi ulang dinamis apa pun, dalam perangkat lunak Quartus II versi 7.0, 7.1, dan 7.1 SP1.

Tambahkan kode Verilog berikut ke desain Anda untuk menambahkan pre-divider refclk. Hubungkan port input instans pre-divider refclk ke pin refclk yang memberikan input clock 155,52 MHz. Hubungkan port output ke semua instans alt2gxb yang menggunakan input clock 155,52 MHz ini.

//refclk divider Verilog code for Workaround 2

module my_refclk_div(in, out);
input in;
output out;
    stratixiigx_hssi_refclk_divider my_refclk_divider (
       .inclk(in),
       .clkout(out));
    defparam my_refclk_divider.enable_divider = "true";
    defparam my_refclk_divider.divider_number = 0;
    defparam my_refclk_divider.refclk_coupling_termination = "normal_100_ohm_termination";
endmodule

Jika desain Anda memiliki instans saluran transiver lain yang menggunakan input clock 155,52 MHz dari pin refclk yang sama seperti instans SONET OC12 alt2gxb, ubah frekuensi Apa itu clock input? pengaturan ke 77,76 MHz pada halaman Umum plug-in Alt2gxb MegaWizard.

Langkah ini diperlukan karena saluran apa pun yang menggunakan input clock 155,52 MHz yang sama hanya menerima frekuensi clock referensi input 77,76 MHz ketika pre-divider refclk ditambahkan ke jalur clock. Misalnya, jika Anda telah mengonfigurasi kanal dalam mode DASAR untuk berjalan pada 2488 Mbps menggunakan input clock 155,52 MHz yang sama, atur Frekuensi input apa?

Jika fitur konfigurasi ulang saluran diaktifkan, regenerasi Berkas Inisialisasi Memori (. mif) untuk semua instans yang dimodifikasi.

Anda dapat menggunakan berkas model simulasi (.vo atau .vho) yang dihasilkan oleh plug-in ALT2GXB MegaWizard untuk menyimulasikan desain.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® II GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.