ID Artikel: 000078792 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/08/2013

Mengapa Ringkasan Penggunaan PLL melaporkan nilai kunci minimum dan maksimum yang berada di luar frekuensi clock input saya?

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ringkasan Penggunaan PLL menunjukkan nilai PLL Freq Min Lock dan PLL Freq Max Lock yang dianggap sebagai rentang kunci PLL.  Frekuensi input harus berada di antara kedua nilai ini.

Namun, karena masalah dalam perangkat lunak Quartus® II versi 12.0 dan versi sebelumnya, frekuensi clock input PLL mungkin berada di luar rentang kunci ketika PLL dikonfigurasi dalam mode integer.  Hal ini disebabkan oleh frekuensi PFD yang tidak valid yang diizinkan untuk parameterisasi PLL seperti yang dijelaskan dalam solusi terkait di bawah ini.

Resolusi

Gunakan opsi mode PLL fraksional dalam megafungsi Altera_PLL.

Masalah ini diperbaiki di perangkat lunak Quartus II versi 10.0.

Artikel terkait

Produk Terkait

Artikel ini berlaku untuk 4 produk

Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Stratix® V E FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.