Analisis clock terbalik tergantung pada bagaimana clock terbalik diterapkan dalam desain Anda. Paragraf berikut menguraikan dua kemungkinan implementasi:
Kasus 1: Clock non-inverted asli dialihkan ke seluruh desain Anda dan inversi clock berlangsung secara lokal (di setiap elemen logika atau modul logika adaptif) untuk semua register menggunakan edge negatif dari clock. Dalam hal ini, perangkat lunak Quartus® II memperhitungkan clock terbalik saat menghitung clock fmax.
Kasus 2: Jika inversi tidak dapat terjadi secara lokal, versi clock terbalik dialihkan ke register feed menggunakan edge negatif clock. Dalam hal ini, perangkat lunak Quartus II menganalisis semua register seakan-akan mereka menggunakan edge positif clock. Anda harus membuat penugasan sehingga perangkat lunak menganalisis clock terbalik dengan benar. Dalam TimeQuest Timing Analyzer, buat clock yang diturunkan dan terapkan ke keluaran logika yang melakukan inversi. Tentukan clock ini sebagai clock terbalik dengan memeriksa Invert base clock dalam kotak dialog TimeQuest Create generated clock , atau menggunakan opsi SDC -invert . Dalam Classic Timing Analyzer, gunakan Editor Penugasan untuk menerapkan penetapan Clock Terbalik ke register yang disalurkan oleh clock terbalik.
Untuk informasi lebih lanjut tentang analisis waktu, lihat Quartus II TimeQuest Timing Analyzer (PDF) atau Quartus II Classic Timing Analyzer (PDF) bab dalam buku panduan Quartus II volume 3.