Errata - masalah model waktu V Stratix V dan Arria dalam perangkat lunak Quartus II versi 13.0 SP1

Model waktu untuk perangkat Stratix® V dan Arria® V sedang diperbarui dalam perangkat lunak Quartus® II versi 13.0 SP1 DP5 untuk mengatasi masalah pada versi 13.0 SP1.

Selama finalisasi model waktu perangkat 28 nm terakhir, Altera kesalahan kesalahan model waktu yang diidentifikasi. Sebagai bagian dari proses peningkatan berkelanjutan kami, Altera mengaudit semua perangkat dan menemukan masalah yang memengaruhi perangkat lain. Oleh karena itu perubahan model memengaruhi perangkat yang telah ditetapkan dengan status waktu "Final" di versi perangkat lunak Quartus II sebelumnya.

Lihat bagian Penanganan Masalah/Perbaikan di bawah ini untuk mengunduh patch perangkat lunak yang mencakup perubahan model waktu, unduh skrip untuk membantu menentukan apakah desain Anda terpengaruh, dan dapatkan instruksi tentang cara menginstal ulang analisis waktu dengan versi perangkat lunak Quartus II yang diperbarui.

Masalah Model V dan Arria V GZ Stratix: Pin Input ke Jalur Clock Referensi fPLL

Jika desain yang menargetkan perangkat Stratix V atau Arria V GZ memiliki clock referensi fractional PLL (fPLL) yang disalurkan langsung oleh pin input clock khusus, terdapat kesalahan kesalahan pada penundaan input. Masalah ini memengaruhi perilaku desain hanya jika desain mengandalkan hubungan waktu tertentu antara pin input clock referensi dan output fPLL. Skenario waktu berikut terpengaruh:

• waktu output jika register tujuan memakan off-chip (tanpa clock yang juga dikirim off-chip), seperti pengukuran atau koreksi Tco
• pengaturan waktu input/terima untuk input sinkron reguler atau sumber yang di-clock oleh fPLL
• waktu dengan buffer nol tunda dan mode kompensasi PLL eksternal

Skenario clocking lainnya, seperti berikut, tidak terpengaruh:

• output sinkron sumber, transibel, memori DDR
• sumber dan tujuan yang menggunakan clock dari PLL yang sama

Arria V GX dan Model GT: Periphery Routing Mux Path

Ada kekeliruan waktu yang terkait dengan jalur multiplexer perutean perifer di perangkat Arria V GX dan GT.

Jalur pin-ke-core I/O tidak ada penundaan hingga 1 ns dan rantai tunda D3 tidak dianalisis dengan benar. Masalah ini hanya memengaruhi pin tujuan umum yang memberi makan inti FPGA secara langsung (tanpa register I/O). Masalah ini tidak memengaruhi register I/O, memori DDR, transibel, atau jalur lainnya.

Perutean antara inti dan buffer clock periferal (PCLK) tidak ada penundaan ~300ps. Masalah ini memengaruhi perutean inti ke input PCLK horizontal dan vertikal, serta keluaran PCLK horizontal ke inti. Masalah ini tidak memengaruhi pin I/O, transceiver jalur TX/RX, atau DPA ke clock buffer PCLK.

Arria Masalah TimeQuest V GX dan GT: Clock Polarity Timing ke MLAB

TimeQuest Timing Analyzer salah menganalisis jalur waktu di perangkat Arria V GX dan GT ketika ada polaritas clock yang dicampur ke blok memori MLAB, seperti register alamat tulis edge positif yang memberi makan memori MLAB dengan sinyal clock tulis negative-edge.  TimeQuest menganalisis koneksi ini sebagai transfer siklus penuh ketika seharusnya setengah siklus.

Sebelum mengunduh dan menginstal perangkat lunak baru, Anda dapat mengunduh skrip 13_0_sp1_timing.tcl untuk melihat apakah desain dapat terpengaruh, seperti yang dijelaskan di bawah ini.

Untuk mengonfirmasi apakah desain terpengaruh oleh masalah model waktu ini, retime desain dalam versi patch perangkat lunak Quartus II seperti yang dijelaskan di bawah ini.

Jika skrip atau analisis waktu dengan perangkat lunak Quartus II yang ditambal menunjukkan pelanggaran waktu, maka Anda harus menyelesaikan waktu dengan versi Quartus II yang diperbarui.  Perhatikan bahwa perubahan ECO dapat digunakan dalam beberapa kasus untuk menutup waktu tanpa kompilasi ulang penuh.

Menggunakan Skrip Waktu 13_0_sp1_timing.tcl:

Untuk masalah Stratix V dan Arria V GT, skrip mendukung perangkat lunak Quartus II versi 12.1 SP1 DP7 dan yang lebih baru. Skrip melaporkan apakah performa waktu design\dipengaruhi oleh masalah model waktu.  Skrip menghasilkan panel laporan sehingga Anda dapat melihat jalur waktu gagal baru di Laporan Kompilasi project\, di folder TimeQuest Timing Analyzer.

Untuk masalah Arria V GT dan GZ, skrip ini mendukung perangkat lunak Quartus II versi 13.0 SP1. Jika skrip melaporkan bahwa desain dapat terpengaruh oleh masalah, retime desain dengan perangkat lunak Quartus II yang ditambal untuk mengonfirmasi apakah performa waktu terpengaruh.

Untuk memulai skrip, jalankan perintah berikut dari prompt perintah di direktori proyek untuk desain yang dikompilasi:
quartus_sh –t 13_0_sp1_timing.tcl -project [-revision ]

Menanti dalam Versi Perangkat Lunak yang Diperbarui:

Untuk mendapatkan perangkat lunak Quartus II versi 13.0 SP1 DP5 yang menyertakan model waktu amblas, lihat Solusi berikut: Bagaimana cara mengatasi masalah perangkat lunak yang diketahui untuk perangkat lunak Stratix V, Arria V dan Cyclone V di perangkat lunak Quartus II versi 13.0 SP1?

Retime desain dengan versi patch dengan mengikuti langkah-langkah berikut:

1. Cadangkan database desain.
2. Buka desain dalam versi perangkat lunak Quartus II saat ini dan ekspor database. Pada menu Proyek, klik Ekspor Database. Ketika Anda diminta, ekspor database ke direktori export_db yang disarankan.
3. Mulai versi perangkat lunak Quartus II dengan model waktu yang diperbarui.
4. Buka proyek dalam versi baru perangkat lunak Quartus II. Ketika Anda diminta apakah akan menimpa versi database yang lebih lama, klik Ya, dan impor database dari direktori export_db .
5. Jalankan TimeQuest Timing Analyzer pada desain.
6. Tinjau hasil waktunya. Jika ada kegagalan analisis waktu baru, Anda harus menutup waktu dengan model waktu baru.