ID Artikel: 000078877 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 11/09/2012

Peringatan: Port input PLL |altlvds_rx:altlvds_rx_component pll dan PLL altlvds_tx:altlvds_tx_component |pll tidak cocok, mencegah PLL digabungkan

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Perangkat lunak Quartus® II dapat mengeluarkan peringatan ini ketika mencoba menggabungkan PLL untuk megafungsi ALTLVDS_RX dan megafungsi ALTLVDS_TX dengan DPA diaktifkan, meskipun frekuensi clock sama. Hal ini memengaruhi Stratix® III dan perangkat Stratix IV.

Misalnya: PLL post scale divider (k) memiliki rentang batas 1, 2, dan 4.  Frekuensi VCO terbaik untuk instans megafungsi ALTLVDS tanpa DPA diaktifkan adalah ~600 MHz, namun 600 MHz tidak dapat digunakan untuk menghasilkan frekuensi DPA 200 MHz karena 3 bukan nilai pembagi yang valid. 

Saat menggunakan megafungsi ALTLVDS tanpa opsi PLL eksternal, Anda tidak memiliki kontrol apa pun atas pengaturan PLL di perangkat lunak Quartus II.  Sebagai pekerjaan, Anda dapat menggunakan megafungsi ALTLVDS dalam mode PLL eksternal.   Ini memungkinkan Anda mengontrol nilai PLL dan menetapkan output clock PLL secara manual ke contoh megafungsi ALTLVDS_RX dan ALTLVDS_TX megafungsi dalam desain Anda, sehingga memungkinkan berbagi PLL.

Untuk informasi lebih lanjut tentang penggunaan megafungsi ALTLVDS dalam mode PLL eksternal, lihat Panduan Pengguna Megafungsi ALTLVDS (PDF).

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.