ID Artikel: 000078950 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 12/10/2011

Desain VHDL yang menargetkan perangkat Stratix V tidak dapat disimulasikan oleh perangkat lunak ModelSim-Altera Starter Edition versi 6.6c dan 6.6d

Lingkungan

    Intel® Quartus® II Edisi Berlangganan
    Simulasi
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Masalah Kritis

Deskripsi

Karena masalah di perangkat lunak ModelSim-Altera Starter Edition desain versi 6.6c dan 6.6d dalam VHDL yang menargetkan Stratix perangkat V tidak dapat disimulasikan. Masalah ini tidak memengaruhi ModelSim-Altera Perangkat lunak edisi. Karena masalah ini, Anda mungkin melihat kesalahan serupa hingga berikut ini:

# ALTERA version supports only a single HDL # ** Fatal: (vsim-3512) Instantiation of "stratixv_ds_coef_sel" failed. Unable to check out Verilog simulation license.

Resolusi

Simulasi desain dengan VERILOG HDL atau gunakan ModelSim-Altera Edisi perangkat lunak versi 6.6d.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® V FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.