Mengapa saya mendapatkan peringatan berikut saat menggunakan Megacore RLDRAM II?
Peringatan: Atom "top_controller_wrapper:top_controller|top_controller_auk_rldramii_datapath:rldramii_io|top_controller_auk_rldramii_dqs_group:auk_rldramii_dqs_group_0|dqs_io~regout" memiliki port REGOUT yang harus terhubung dalam masukan DDIO dan mode dwiarah
Peringatan: Atom "top_controller_wrapper:top_controller|top_controller_auk_rldramii_datapath:rldramii_io|top_controller_auk_rldramii_qvld_group:auk_rldramii_qvld_group_0|qvld_capture~regout" memiliki port REGOUT yang harus terhubung dalam masukan DDIO dan mode dwiarah
Peringatan: Pin I/O DQ yang diberi makan pin DQS I/O "top_rldramii_qk[0]" memiliki Output Enable yang berbeda -- semua pin DQ I/O yang diberi pin DQS I/O yang sama harus memiliki sinyal Output Enable Info yang sama: Pin I/O
Megacore RLDRAM II menggunakan Stratix® II IO WYSIWYG untuk membuat fungsi DDIO. Stratix II IO WYSIWYG digunakan untuk menghasilkan pin DQ, elemen tunda DQS, dan penangkapan QVLD. Peringatan ini dimaksudkan untuk menginformasikan kepada pengguna bahwa beberapa port IO WYSIWYG tidak terhubung. Hal ini disebabkan oleh mode di mana IO WYSIWYG digunakan oleh desain dan dapat diabaikan dengan aman.
Pesan informasi pada peringatan ketiga di atas juga berdasarkan desain. QVLD ditangkap menggunakan sinyal DQS tertunda yang sama yang digunakan untuk menangkap DQ, sehingga perangkat lunak Quartus® II menganggap QVLD adalah jenis pin yang sama dengan pin DQ. QVLD adalah input ke perangkat, sehingga kemampuan output terikat rendah secara permanen. Namun, DQ OE terus-menerus berubah. Quartus II menyatakan bahwa QVLD OE harus berubah karena menurutnya QVLD adalah pin data. Ini dapat diabaikan dengan aman.