ID Artikel: 000079080 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 17/10/2011

Kompilasi dapat mengakibatkan galat simulasi EDA V Stratix

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Jika Anda mencoba mengkompile desain yang menargetkan Stratix Perangkat V, kompilasi mungkin gagal dengan galat berikut:

    Error: Unable to generate the EDA simulation netlist files because the Quartus II software does not currently support gate-level simulation for the Stratix V devices.

    Resolusi

    Sebelum Anda memulai kompilasi, matikan penulis netlist dengan melakukan langkah-langkah berikut:

    1. Pada menu Tugas, klik Pengaturan.
    2. Dalam daftar Kategori , pilih Simulasi di bawah EDA Pengaturan Alat.
    3. Dalam kotak Nama alat , pilih .

    Untuk melakukan simulasi RTL nativelink, setelah kompilasi selesai, pilih alat EDA Anda di nama Alat pada kotak dialog Pengaturan EDA ..

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.