ID Artikel: 000079090 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/08/2012

Mengapa saya melihat penundaan kawat perutean besar yang ditambahkan ke jalur input dan output saya yang mengakibatkan pelanggaran waktu?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Karena masalah dalam versi perangkat lunak Quartus® II 12.0 dan 12.0 SP1, kompensasi PLL mungkin salah dimodelkan pada Fitter. Hal ini dapat mengakibatkan penundaan kawat perutean yang besar ditambahkan ke jalur yang melintasi domain clock seperti jalur input dan output. Masalah ini memengaruhi penargetan desain perangkat Stratix® V, Arria® V, dan Cyclone® V.
    Resolusi

    Masalah ini telah diperbaiki pada perangkat lunak Quartus II versi 12.0 SP2. Untuk mengatasi masalah ini, tingkatkan ke perangkat lunak Quartus II versi 12.0 SP2.

    Produk Terkait

    Artikel ini berlaku untuk 14 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.