ID Artikel: 000079099 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 27/02/2015

Galat (16270): 2 IOPLL yang tidak dapat digabungkan berikut ini mendorong blok clkctrl

Lingkungan

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin menerima pesan galat ini di perangkat lunak Quartus® II jika Anda memberi makan keluaran dari dua IOPLL ke blok Clock Control (ALTCLKCTRL), di Arria® 10 perangkat.

    Dalam Arria 10 perangkat, tbin IO hanya berisi 1 PLL masing-masing.  Blok Clock Control hanya dapat memilih dari sumber clock lokal, jadi jika Quartus II tidak dapat menggabungkan IOPLL ke satu lokasi, galat ini akan diberikan.

    Resolusi

    Jika Anda perlu memberi makan keluaran dari lebih dari satu PLL ke blok Clock Control, pertimbangkan untuk menggunakan fPLL, karena ada dua fPLL dalam ubin HSSI.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA
    Intel® Arria® 10 GT FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.