ID Artikel: 000079122 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Apa hubungan antara PHASEDONE dan SCANCLK dalam Intel® FPGA IP ALTPLL?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

PhaseDONE deassertion (rendah) sinkron dengan kenaikan edge SCANCLK dan phasedone assertion (tinggi) adalah asinkron dengan SCANCLK di Intel® FPGA IP ALTPLL.

Resolusi

N/A

Produk Terkait

Artikel ini berlaku untuk 13 produk

Stratix® III FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Cyclone® III FPGA
Cyclone® III LS FPGA
Cyclone® IV E FPGA
Cyclone® IV GX FPGA
Perangkat ASIC HardCopy™ III
Perangkat ASIC HardCopy™ IV GX
Perangkat ASIC HardCopy™ IV

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.