Deskripsi
Dalam FPGA SoC V atau Arria® V Cyclone®, parameter waktu pengiriman RGMII Td (TX_CLK ke keterlambatan data output TXD/TX_CTL) ditentukan sebagai -0,85 hingga 0,15 ns, yang melebihi spesifikasi standar industri. Dalam Spesifikasi Gigabit Media Independent Interface yang Dikurangi (versi 2.0), TskewT (data ke clock output skew) dengan definisi yang sama dengan Td didefinisikan sebagai -500ps hingga 500ps. Pelanggaran waktu ini akan menyebabkan masalah interkoneksi antara antarmuka HPS EMAC RGMII dan PHY beberapa vendor.
Resolusi
Kami menyarankan untuk memilih PHY dengan kemampuan untuk menyesuaikan waktu inputnya. Misalnya, memilih PHY serial RTL8212 Realtek\, PHY memberikan pin TXDLY/RXDLY untuk menyesuaikan penundaan clock input/outputnya; memilih KSZ9021 serial PHY Micrel\, KSZ9021 memberikan register RGMII Pad Skew untuk menyesuaikan signals\' skew pada langkah 0,12ns. Keduanya berarti menambahkan penundaan tambahan pada sinyal untuk mengimbangi sate output, yang dapat menghilangkan kesalahan waktu di board pelanggan.
Untuk memilih PHY tersebut tanpa kemampuan menyesuaikan waktu, logika lem tambahan harus diterapkan ke antarmuka RGMII, meruting sinyal HPS EMAC RGMII eksternal ke sisi FPGA, atau menjembatani HPS EMAC GMII secara internal untuk FPGA.