ID Artikel: 000079144 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Apa yang harus saya lakukan untuk menghindari kegagalan simulasi VHDL Altmemphy atau DDR/DDR2 High Performance controller yang memberikan kesalahan "batas iterasi tercapai" atau "Kegagalan: -- SIMULASI GAGAL" pada perangkat Stratix® III dan...

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Masalah ini telah diperbaiki di perangkat lunak Quartus II versi 7.2 Paket Layanan 1 (SP1).

 

Jika Anda menyimulasikan instans VHDL dari ALTMEMPHY atau DDR atau DDR2 SDRAM High Performance Controller, Anda mungkin menerima pesan galat "Batas Iterasi tercapai" atau "Kegagalan: --- SIMULASI GAGAL" dan anda kemudian tidak dapat mensimulasikan sistem anda dengan benar. Ini kadang-kadang terjadi pada perangkat III Stratix atau Cyclone III, tetapi tidak terjadi pada perangkat Stratix II, HardCopy® II, Arria® GX atau Stratix II GX.  Untuk mengatasi kesalahan ini, Anda harus memperbaiki netlist simulasi ALTMEMPHY VHDL sebagai berikut:

1. Temukan direktori yang berisi berkas _phy.vho Anda, file ini akan ditemukan di direktori tempat Anda membuat Megafungsi ALTMEMPHY, dan direktori ini berisi semua file HDL yang diperlukan.

2. Unduh file tribus_del.pl yang terpasang pada solusi ini dan salin ke jalur yang sesuai di komputer Anda.  Jalur ini akan disebut dalam instruksi berikut sebagai .

 

Klik di sini untuk mengunduh berkas tribus_del.pl.

 

3. Dari jendela perintah atau shell (pengguna Windows memilih Mulai> Semua Program> Aksesori> Command Prompt), ubah direktori ke file yang berisi file _phy.vho Anda.  Ini harus ditemukan di direktori tempat Anda membuat DDR atau DDR2 SDRAM High Performance Controller atau Megafungsi ALTMEMPHY.

 

4. Pastikan Anda telah menginstal PERL di komputer Anda dan dapat diakses melalui jalur pencarian Anda.  (Pengguna Windows mungkin ingin menginstal PERL dari www.cygwin.com atau win32.perl.org.  Pengguna Linux mungkin akan memiliki PERL yang disertakan dalam distribusi mereka).

 

5. Jalankan skrip dengan:

 

Untuk desain CIII: >perl -f /tribus_del.pl _phy.vho

Untuk desain SIII: >perl -f /tribus_del.pl -d _phy.vho

6. Skrip akan berjalan, menghasilkan beberapa output (dan akan membuat salinan .bak dari .vho yang harus diperlukan) yang akan berakhir dengan laporan yang mirip dengan:

[tribus_del] tribus_del berhasil diberhentikan:

[tribus_del] 12 instans ditemukan.

[tribus_del] 21 substitusi string dibuat.

Nomor yang tepat akan tergantung pada lebar antarmuka memori dan jumlah clock Anda. Jumlah instans tri_bus diberikan oleh:

Jumlah pin DQ Jumlah pin DQS Jumlah pin DQSN Jumlah pin DQSN dari pin MEM_CLK Jumlah pin MEM_CLK_N

Jumlah substitusi string harus antara satu atau dua kali jumlah instans tri_bus.

7. Jalankan kembali simulasi Anda, yang sekarang harus mengambil file _phy.vho baru dan berjalan dengan sukses.

Produk Terkait

Artikel ini berlaku untuk 2 produk

Cyclone® III FPGA
Stratix® III FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.