ID Artikel: 000079201 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 09/12/2014

Mengapa saya melihat bit drv_status_fail saat mensimulasikan desain contoh LPDDR2 dalam mode Lewati Kalibrasi?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi Anda mungkin melihat drv_status_fail sinyal menegaskan tinggi ketika Anda mensimulasikan desain contoh LPDDR2 dalam mode Lewati Kalibrasi. Kontroler LPDDR2 memerlukan penyesuaian ke jendela DQS, yang hanya disediakan dalam mode Kalibrasi Cepat dan Kalibrasi Penuh.
Resolusi

Solusinya adalah mengaktifkan Baik Kalibrasi Cepat atau Mode Kalibrasi Penuh saat Anda menghasilkan IP.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Cyclone® V E FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.