ID Artikel: 000079210 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/02/2013

TimeQuest Mungkin Salah Melaporkan Kegagalan Waktu pada Antarmuka Memori Keras pada Subsstem HPS untuk Perangkat Cyclone V SoC

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Masalah ini memengaruhi produk DDR2, DDR3, dan LPDDR2.

    Untuk antarmuka memori keras menggunakan prosesor ARM pada Cyclone V SoC perangkat, Laporkan DDR dalam TimeQuest dapat melaporkan kegagalan waktu yang keliru. Laporan kegagalan waktu tersebut dalam analisis waktu postamble atau DQS vs analisis waktu CK dapat diabaikan.

    Masalah ini tidak berlaku untuk antarmuka memori keras atau lunak di FPGA.

    Resolusi

    Solusi untuk masalah ini adalah mengabaikan waktu yang dilaporkan Kegagalan.

    Masalah ini akan diperbaiki dalam rilis mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Cyclone® V FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.