ID Artikel: 000079211 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 30/07/2013

Galat (132003): Menjalankan Analisis dan Sintesis (quartus_map) dengan nama entitas tingkat atas sebelum menjalankan perangkat lunak Quartus II saat ini

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Ketika Anda menjalankan Altera_fPLL_Usage_Evaluation_Tool, Anda mungkin melihat pesan galat ini. 

 

Berikut adalah beberapa alasan yang mungkin:

1. Proyek tidak dikompilasi.

2. Terdapat masalah dengan nama proyek.

         a) typo pada nama proyek

b) nama proyek tidak sama dengan nama tingkat atas

3. Anda tidak menjalankan skrip di folder proyek.

Resolusi

1. Pastikan bahwa proyek dikompilasi (termasuk analisis sintesis, lebih bugar, dan timing).

2. Pastikan nama proyek ditik dengan benar:

a) identik dengan nama tingkat atas atau

         b) gunakan opsi -revisi untuk menentukan nama tingkat atas proyek.

3. Jalankan skrip tcl di folder proyek atau ketik jalur direktori penuh proyek.

Produk Terkait

Artikel ini berlaku untuk 11 produk

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Cyclone® V SE SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.