ID Artikel: 000079264 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 27/08/2013

Peringatan (12030): Port "rx_cda_max" pada instantiasi entitas "ALTLVDS_RX_component" terhubung ke sinyal lebar 1. Lebar formal sinyal dalam modul adalah <number_of_channels></number_of_channels>

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Peringatan (12030): Port "rx_cda_max" pada instantiasi entitas "ALTLVDS_RX_component" terhubung ke sinyal lebar 1. Lebar formal sinyal dalam modul <number_of_channels>.  Bit tambahan akan dibiarkan menjuntai tanpa logika kipas.

    Megafungsi ALTLVDS_RX dalam perangkat lunak Quartus® II versi 10.0 tidak membuat jumlah port output yang diperlukan untuk rx_cda_max.  Port ini harus memiliki lebar yang sama dengan jumlah kanal.

    Untuk mengatasi masalah ini, buka berkas variasi HDL dari megafungsi ALTLVDS_RX dalam desain Anda dan edit secara manual lebar port rx_cda_max dan bus sub_wire apa pun yang terhubung ke rx_cda_max.

    Lebar port harus mengikuti format [number_of_channels-1:0].

    Resolusi Masalah ini telah diperbaiki pada perangkat lunak Quartus II versi 10.1.

    Artikel terkait

    Produk Terkait

    Artikel ini berlaku untuk 5 produk

    Arria® II GX FPGA
    Stratix® IV GT FPGA
    Stratix® IV E FPGA
    Stratix® IV GX FPGA
    Stratix® III FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.