Reconfig_clk harus stabil sebelum kontroler reconfig_block memulai proses Pembatalan Offset. Ada dua kemungkinan skenario.
1. Jika offset_cancellation_reset input tidak diterapkan, kontroler reconfig_block memulai proses pembatalan offset tepat setelah FPGA selesai pemrograman dan beralih ke mode pengguna (CONFIG_DONE=1). Dalam mode PCIe® PIPE, reconfig_clk (50MHz) drive Reconfiguration Controller dan fixedclk (125MHz) mendorong logika pembatalan offset dalam transiver. Oleh karena itu, baik reconfig_clk dan fixed_clk harus stabil sebelum CONFIG_DONE=1.
2. Jika offset_cancellation_reset input diterapkan, kontroler reconfig_block dapat disimpan dalam reset hingga reconfig_clk stabil. Proses pembatalan offset ditunda hingga offset_cancellation_reset dirilis. Dalam mode PIPE PCIe, fixedclk mendorong logika konfigurasi ulang transiver. Oleh karena itu, kontroler konfigurasi ulang harus diatur ulang hingga reconfig_clk dan fixed_clk stabil.
Catatan1: Karena proses offset_cancellation terjadi hanya sekali ketika peristiwa CONFIG_DONE terjadi, mengubah sinyal reset tanpa memprogram ulang FPGA tidak akan memicunya lagi.
Catatan2: Ketika proses offset_cacellation aktif, kontroler konfigurasi ulang akan menegaskan sinyal "sibuk". Oleh karena itu, dalam mode PCIe PIPE, logika reset harus mendeteksi tepi terjatuh pertama dari sinyal "sibuk" sebelum menghapus transiver rx_analog_reset.