ID Artikel: 000079313 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/05/2013

Mengapa sinyal afi_half_clk tidak dibatasi dalam kontroler memori berbasis UniPHY saya?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® II versi 12.1 dan yang lebih baru, kontroler memori berbasis UniPHY kehilangan batasan SDC untuk membatasi clock afi_half_clk dengan benar yang mengarah ke analisis waktu yang salah untuk domain clock afi_half_clk.

     

     

    Resolusi

    Jika desain tidak menggunakan sinyal afi_half_clk, tidak ada perubahan yang perlu dibuat.

    Jika desain menggunakan sinyal afi_half_clk, tambahkan penugasan create_generated_clock untuk afi_half_clock ke file SDC tingkat atas.

     

    Jika tidak ada berkas SDC tingkat atas, buat file tersebut dan tambahkan ke daftar file proyek.

    Masalah ini telah diperbaiki di Perangkat Lunak Intel® Quartus® Edisi Prime versi 13.1

    Produk Terkait

    Artikel ini berlaku untuk 12 produk

    Cyclone® V SE SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GT FPGA
    Stratix® IV GX FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Stratix® IV GT FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.