ID Artikel: 000079316 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 10/02/2016

Mengapa penghitung fPLL C tidak diperbarui dengan benar ketika secara dinamis mengonfigurasi ulang Altera_PLL menggunakan ip Altera_PLL_Reconfig?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Saat menggunakan Altera_PLL_Reconfig, logika terjemahan dari konter logika C ke konter fisik C dapat memetakan secara salah dalam perangkat lunak Quartus® II versi 13.1 dan sebelumnya, yang menyebabkan IP untuk mengonfigurasi ulang penghitung fisik yang salah.

Resolusi

Nonaktifkan penetapan ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP dalam proyek Anda. Versi perangkat lunak Quartus II saat ini harus menonaktifkan penugasan ini agar penghitung output C diperbarui secara dinamis.  IP dijadwalkan untuk disempurnakan dalam versi perangkat lunak Quartus II di masa depan untuk memungkinkan Anda menggunakan penugasan ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP dan konfigurasi ulang dinamis dari penghitung output C.

Anda dapat merujuk pada AN 661: Menerapkan Rekonfigurasi PLL Fraksional dengan Megafungsi ALTERA_PLL dan ALTERA_PLL_RECONFIG (PDF).

Artikel terkait

Produk Terkait

Artikel ini berlaku untuk 14 produk

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.