Mengapa blok memori M9K atau M144K di perangkat Stratix IV gagal memiliki data baru yang ditulis meskipun sinyal kontrol terkait tulis berfungsi dengan benar?

Jika sinyal clock tidak memenuhi spesifikasi lebar pulsa minimum (clock high time dan clock low time) setiap saat ketika melakukan operasi tulis (wren=1), data baru mungkin tidak ditulis dengan benar ke blok memori di perangkat IV Stratix®. Sinyal clock yang melanggar spesifikasi ini dapat menyebabkan perilaku memori yang tidak terduga dalam mode berikut:

• M144K
• True-Dual-Port, Read-Before-Write
• Simple-Dual-Port, Read-Before-Write
• M9K
• True-Dual-Port, Read-Before-Write

Mode Baca-Sebelum Tulis dipilih jika salah satu kondisi berikut terpenuhi:

•  Parameter baca-selama-tulis port yang sama diatur ke "NEW_DATA_WITH_NBE_READ" OR
•  Parameter baca-selama-tulis port yang sama diatur ke "OLD_DATA" OR
•  Parameter baca-selama-tulis port campuran diatur ke "OLD_DATA"

Jika integritas sinyal clock tidak dapat dijamin pada aplikasi Anda, Anda dapat melakukan salah satu opsi berikut:

• Nonaktifkan operasi tulis (wren=0) saat clock tidak stabil (misalnya selama daya naik atau konfigurasi sumber clock eksternal)
• Gunakan PLL pada chip sebagai sumber clock input ke blok memori
• Melakukan reset global di seluruh chip dengan menegaskan DEV_CLRn untuk lebih dari 500 μs ketika clock menjadi stabil
• Gunakan mode Tulis Cepat. Mode ini dipilih ketika parameter baca-selama-tulis port yang sama diatur ke "NEW_DATA_NO_NBE_READ" DAN parameter baca-selama-tulis port campuran diatur ke "DONT_CARE"