Untuk desain Stratix® III dan Stratix IV menggunakan konfigurasi ulang PLL, penganalisis waktu TimeQuest tidak melaporkan pengaturan atau menahan nilai untuk sinyal phasestep karena waktu sinyal ini tidak penting.
Bab Stratix III Device Handbook Clock Networks dan PLL pada Perangkat Stratix III (PDF) dan bab Stratix IV Device Handbook Clock Networks dan PLL di Stratix Perangkat IV (PDF) mengindikasikan bahwa semua sinyal rekonfigurasi PLL sinkron terhadap scanclk, dan bahwa semua sinyal harus memenuhi pengaturan dan penahanan dalam kaitannya dengan scanclk. Namun, sinyal phasestep harus ditahan untuk beberapa siklus scanclk dan disimpan hanya setelah sinyal phasedone memadamkan. Penggunaan phasestep yang benar juga didokumentasikan dalam Catatan Aplikasi 454: Menerapkan Konfigurasi Ulang PLL di Stratix III dan Perangkat Stratix IV (PDF). Karena sinyal digunakan dengan cara ini, analisis pengaturan dan penahanan tidak diperlukan untuk phasestep.
Buku panduan perangkat dijadwalkan untuk diperbarui untuk mengklarifikasi persyaratan waktu untuk sinyal konfigurasi ulang PLL.