Karena bug di testbench, file monitor altpcietb_pipe_xtx2yrx.v menghasilkan kesalahan palsu selama reset.
Karena pemeriksaan ini hanya ditujukan untuk mode PIPE eksternal, pemeriksaan ini harus dinonaktifkan ketika desain berjalan dalam mode Serial.
Berikut adalah beberapa pesan galat:
# GALAT: 196 ns TxElecIdle tidak dinyatakan saat reset dinyatakan, Lane: 0, MAC: EP
# ERROR: 196 ns Powerdown bukan P1 saat reset dinyatakan, Lane: 0, MAC: EP
Untuk meredam galat ini, Anda harus melakukan hal berikut:
1. Buka /_examples/common/testbench/altpcietb_pipe_xtx2yrx.v dan goto line 189
2. Istilah Qualify (pipe_mode == 1'b1) ke kondisi asli atau ganti dengan kode baru
Kode RTL Verilog asli:
jika ((resetn == 1'b0) & (resetn_q1 == 1'b0) & (resetn_q2 == 1'b0) & (X_lane_conn == 1'b1))
Kode RTL Verilog baru:
jika ((resetn == 1'b0) & (resetn_q1 == 1'b0) & (resetn_q2 == 1'b0) & (X_lane_conn == 1'b1) & (pipe_mode == 1'b1))
Masalah ini akan diperbaiki pada Quartus versi mendatang® Perangkat lunak II.