Ya, Anda mungkin mengalami masalah dengan frekuensi clock output saat mengatur nilai siklus tugas selain dari 50% di PLL Intel FPGA IP. Hal ini dapat terjadi ketika menggunakan perangkat lunak Quartus® II versi 13.0sp1 dan sebelumnya.
Masalahnya terjadi jika parameter C-Counter Hi Divide dan C-Counter Low Divide dihitung secara salah oleh PLL Intel FPGA IP. Laporan kompilasi => Fitter => Resource Section => Ringkasan Penggunaan PLL akan menunjukkan frekuensi clock output yang sebenarnya. Jika frekuensi clock output yang dilaporkan tidak benar, maka parameter C-Counter Hi Divide atau C-Counter Low Divide tidak benar.
Penghitung C digunakan untuk membagi frekuensi voltase-controlled oscillator (VCO) dengan frekuensi output yang diinginkan. Jumlah parameter C-Counter Hi Divide dan C-Counter Low Divide adalah nilai pembagi yang dihasilkan dari frekuensi VCO.
Misalnya, jika VCO berjalan pada 840 MHz, dan clock output yang diinginkan adalah 105 MHz, maka nilai divide total 8 diperlukan. Untuk siklus tugas 50%, jumlah tinggi dan rendah harus dibagi secara merata antara parameter C-Counter Hi Divide dan C-Counter Low Divide, di mana nilai pembagi untuk setiap parameter adalah 4. Untuk membuat nilai siklus tugas lainnya, Anda dapat menyesuaikan parameter C-Counter Hi Divide dan C-Counter Low Divide sesuai kebutuhan. Anda perlu memastikan jumlah parameter ini setara dengan nilai pembagi total untuk menghasilkan frekuensi clock output yang diinginkan.
Jika nilai pembagi total adalah nilai ganjil, maka Anda perlu menyalakan parameter C-Counter Odd Divide Enable jika diperlukan siklus tugas 50%. Misalnya, jika VCO berjalan pada 840 MHz dan frekuensi clock output yang diinginkan adalah 120 MHz, maka diperlukan nilai pembagi total 7. Dalam hal ini parameter C-Counter Hi Divide adalah 4, parameter C-Counter Low Divide akan menjadi 3, dan mengatur parameter C-Counter Odd Divide Enable menjadi True. Jika siklus tugas selain 50% diperlukan, Anda harus menyesuaikan parameter C-Counter Hi Divide dan parameter C-Counter Low Divide sesuai kebutuhan. Anda perlu memastikan jumlah parameter ini setara dengan nilai pembagi total untuk menghasilkan frekuensi clock output yang diinginkan.
Untuk memperbaiki masalah ini dalam desain Anda, buka nama instans <PLL>_0002.v dan temukan parameter C-Counter Hi Divide dan C-Counter Low Divide untuk clock output yang terkena. Sesuaikan parameter ini sebagaimana diperlukan untuk membuat frekuensi clock output yang benar dan siklus tugas yang diinginkan.
Mengacu pada contoh di atas, jika VCO berjalan pada 840 MHz dan frekuensi clock output yang diinginkan adalah 105 MHz dengan siklus tugas 12,5%, parameter berikut akan diperlukan:
- C-Counter Hi Divide = 1
- Pembagian Rendah C-Counter = 7
- C-Counter Odd Divide Enable = False
Karena masalah dalam perhitungan PLL Intel FPGA IP, atur parameter berikut untuk frekuensi clock keluaran 120 MHz:
- C-Counter Hi Divide = 1
- C-Counter Divide Rendah = 6
- Pembagian Ganjil C-Counter = True
Untuk memperbaiki parameter dalam contoh ini, parameter C-Counter Low Divide harus diatur ke 7, dan parameter C-Counter Odd Divide Enable harus diatur ke False pada nama instans <PLL>_0002.v.