ID Artikel: 000079490 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 13/08/2013

Bagaimana PLL Intel FPGA IP berulah ketika port areset diputar dan apakah ada persyaratan untuk kapan aset dapat berubah berikutnya?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Pada kenaikan edge (asersi) dari phase locked loop (PLL) yang diatur pin, semua penghitung PLL dibersihkan dan VCO diatur ke frekuensi pusat nominal.  Untuk memastikan pengoperasian PLL yang benar, ada mesin status yang beroperasi dari clock input ke PLL (refclk) untuk mengontrol waktu reset internal.

Mesin status memulai proses untuk mengeluarkan PLL dari pengaturan ulang dari tepi areset yang terjatuh.  Proses ini memerlukan 1.024 siklus refclk untuk menyelesaikannya.  Setiap tepi areset yang meningkat akan diabaikan selama 1.024 siklus refclk ini dan PLL tidak akan disimpan dalam reset.

Resolusi

Jangan menegaskan ulang diatur dalam 1.024 siklus refclk saat disimpan.

Produk Terkait

Artikel ini berlaku untuk 15 produk

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.