ID Artikel: 000079501 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/08/2012

Apakah melakukan deasserting pllena (PLL aktif) atau menegaskan areset (asynchronous reset) sepenuhnya menonaktifkan VCO di PLL saya, jika saya menggunakan salah satu atau kedua port ini dalam desain saya?

Lingkungan

  • PLL
  • Atur Ulang
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    No.Anda dapat menggunakan port pllena atau areset opsional untuk menonaktifkan penghitung output PLL, dan karenanya menonaktifkan clock keluaran PLL. Namun, penghapusan pllena atau penegasan areset tidak akan menonaktifkan VCO. Ini hanya akan mengatur ulang VCO ke nilai nominalnya. Satu-satunya waktu VCO benar-benar dinonaktifkan adalah ketika Anda tidak memiliki PLL yang diinisiasi dalam desain Anda.

    Untuk informasi tentang cara menggunakan dan menghubungkan pllena dan areset dalam PLL, lihat panduan masing-masing buku panduan perangkat atau panduan pengguna Megafungsi PLL.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® II FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.