ID Artikel: 000079528 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 01/07/2013

Kemungkinan Kegagalan Waktu pada Jalur Tertentu dalam Penargetan Desain perangkat Cyclone V

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Masalah ini memengaruhi produk DDR2, DDR3, dan LPDDR2.

    Antarmuka memori eksternal yang menargetkan perangkat Cyclone V dapat menunjukkan kegagalan waktu pada jalur dari node berikut ke inti FPGA:

    *if0|p0|umemphy|uio_pads|dq_ddio[*].ubidir_dq_dqs|altdq_dqs2_inst|input_path_gen[*].read_fifo~OUTPUT_DFF_*

    Resolusi

    Solusi untuk masalah ini adalah sebagai berikut:

    • Membatasi penempatan node inti untuk memenuhi waktu Persyaratan.
    • Kompilasi IP menggunakan beberapa seed dan sintesis tambahan dan optimasi yang lebih bugar diaktifkan.

    Masalah ini akan diperbaiki di versi mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Cyclone® V FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.