ID Artikel: 000079609 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 23/09/2011

Stratix V Clock Networks Salah

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Perangkat lunak Quartus II tidak memodelkan waktu dengan benar performa jaringan clock dalam perangkat Stratix V ES saat keduanya tepi sinyal clock digunakan. Memengaruhi rekayasa Stratix V contoh perangkat.

    Resolusi

    Lihat lembar data Stratix V untuk frekuensi clock yang berlaku batas dalam kasus ini.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® V FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.