ID Artikel: 000079638 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Apakah Stratix model waktu perangkat III untuk DDR3 write leveling delay chain telah diperbarui sejak rilis perangkat lunak Quartus II versi 9.0?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi
Ya, sejak rilis perangkat lunak Quartus® II versi 9.0 model waktu untuk rantai penundaan tingkat tulis telah diperbarui untuk perangkat Stratix® III. Rantai tunda ini salah dimodelkan dalam perangkat lunak Quartus II versi 9.0 dan sebelumnya. Model waktu perangkat dan DDR3 SDRAM High-Performance Controller MegaCore IP dalam perangkat lunak Quartus II versi 9.0 SP1 telah diperbarui untuk mengatasi masalah ini. Pembaruan ini menghilangkan kemungkinan kegagalan fungsional perangkat keras dalam desain Anda yang menerapkan antarmuka DIMM DDR3 atau antarmuka komponen DDR3 dengan leveling (topologi rantai daisy untuk sinyal alamat/perintah).
 
Masalah ini memengaruhi semua desain III Stratix yang menerapkan antarmuka DDR3 yang ditingkatkan menggunakan megafungsi DDR3 SDRAM High-Performance Controller MegaCore atau ALTMEMPHY. Jika desain Anda mengimplementasikan antarmuka DDR3 dengan leveling, ikuti langkah-langkah berikut untuk memperbaiki masalah:
 

Figure 1

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.